 集成電路IC設(shè)計(jì)工程師培訓(xùn)班 |
| 課程說(shuō)明 |
本課程講授基于Synopsys EDA tools構(gòu)成的ASIC/SOC數(shù)字電路前端開(kāi)發(fā)流程，學(xué)員通過(guò)運(yùn)用數(shù)字邏輯、硬件描述語(yǔ)言完成一個(gè)中等規(guī)模的專題項(xiàng)目設(shè)計(jì)，在課程過(guò)程中掌握數(shù)字集成電路的coding、仿真、綜合、靜態(tài)時(shí)序分析、可測(cè)性設(shè)計(jì)、一致性驗(yàn)證等一系列數(shù)字電路前端流程中的設(shè)計(jì)技巧，終使學(xué)員達(dá)到能獨(dú)立完成中等規(guī)模電路模塊的前端設(shè)計(jì)水平。模擬前端設(shè)計(jì)當(dāng)中建模、模擬、驗(yàn)證、優(yōu)化，以及模擬電路設(shè)計(jì)中的測(cè)試電路技術(shù)和可測(cè)性設(shè)計(jì)技術(shù)和新的亞微米CMOS電路設(shè)計(jì)技術(shù)，通過(guò)多個(gè)專題實(shí)驗(yàn)幫助學(xué)員熟悉模擬設(shè)計(jì)流程，提升學(xué)員分析、設(shè)計(jì)、優(yōu)化、測(cè)試電路的能力。本課程涵蓋模擬設(shè)計(jì)領(lǐng)域相關(guān)技術(shù)的核心內(nèi)容，注重基礎(chǔ)知識(shí)和實(shí)用技巧的講解外，還將特別講授近年發(fā)表在JSSC/ISSCC等國(guó)際一流雜志上新的設(shè)計(jì)理念。本課程為模擬設(shè)計(jì)高端精華課程，老師將多年實(shí)踐經(jīng)驗(yàn)手把手教授，讓學(xué)員在真實(shí)的項(xiàng)目實(shí)踐環(huán)境中提升技術(shù)水平，熟練使用EDA工具，真正掌握IC設(shè)計(jì)中“漁”的手段
本課程同時(shí)講授CMOS模擬集成電路結(jié)構(gòu)的分析與設(shè)計(jì)，詳細(xì)介紹在不同應(yīng)用指標(biāo)要求下的多種模擬電路模塊的設(shè)計(jì)，以及設(shè)計(jì)所必須考慮的測(cè)試問(wèn)題，通過(guò)課題實(shí)踐范例和專題制作，讓學(xué)員掌握CMOS模擬集成電路的實(shí)際設(shè)計(jì)方法、實(shí)用技巧以及成熟的設(shè)計(jì)經(jīng)驗(yàn)。本課程包括以下四個(gè)教學(xué)模塊，分別是：
前端設(shè)計(jì)實(shí)用技術(shù)，內(nèi)容包含CMOS模擬電路工藝與器件模型分析，版圖基本知識(shí)，學(xué)習(xí)Unix/Linux操作系統(tǒng)及命令，前端設(shè)計(jì)常用EDA工具的安裝、調(diào)試及基本使用方法；
模擬設(shè)計(jì)實(shí)踐培訓(xùn)，內(nèi)容包含實(shí)踐性地電流鏡電路分析與設(shè)計(jì)、參考源電路設(shè)計(jì)，在此基礎(chǔ)上介紹模擬電路的噪聲模型與分析以及開(kāi)關(guān)電容電路設(shè)計(jì)、放大器電路設(shè)計(jì)、運(yùn)放反饋設(shè)計(jì)、運(yùn)放穩(wěn)定性與頻率補(bǔ)償、運(yùn)算跨導(dǎo)放大器(OTA)、比較器設(shè)計(jì)等技巧。以高性能運(yùn)放和比較器為實(shí)例進(jìn)行分析與指導(dǎo)，進(jìn)行AD/DA電路模型分析、SNR分析、ADC和DAC電路結(jié)構(gòu)分析、仿真驗(yàn)證技術(shù)的學(xué)習(xí)。還將以PLL、Sigma-delta ADC/DAC為設(shè)計(jì)實(shí)例，著重講述各模塊電路的劃分與設(shè)計(jì)技巧，通過(guò)專題實(shí)踐幫助學(xué)員快速熟悉、掌握模擬電路設(shè)計(jì)的流程；
前端設(shè)計(jì)高級(jí)技術(shù)進(jìn)階，內(nèi)容以業(yè)界主流的音頻產(chǎn)品為實(shí)例，進(jìn)行模擬電路設(shè)計(jì)與版圖設(shè)計(jì)的關(guān)系、測(cè)試電路技術(shù)、可測(cè)性設(shè)計(jì)技術(shù)，以及亞微米CMOS電路設(shè)計(jì)技術(shù)的教學(xué)； |
| 培訓(xùn)目標(biāo) |
幫助學(xué)員熟悉并掌握典型數(shù)字ASIC/SOC芯片前端開(kāi)發(fā)流程和設(shè)計(jì)技巧，以及相關(guān)設(shè)計(jì)軟件的使用，課程結(jié)束后學(xué)員可積累相當(dāng)于1年左右的實(shí)際工作經(jīng)驗(yàn)，能夠獨(dú)立完成ASIC/SOC中等模塊的設(shè)計(jì)。
掌握模擬集成電路基本原理與實(shí)際范例，能分析和設(shè)計(jì)各類CMOS模擬集成電路，掌握CMOS模擬電路設(shè)計(jì)流程和設(shè)計(jì)方法，可獨(dú)立完成模擬電路前端設(shè)計(jì)，具備一定的實(shí)際設(shè)計(jì)經(jīng)驗(yàn)，成為中級(jí)模擬IC前端設(shè)計(jì)工程師。
本培訓(xùn)在短時(shí)間內(nèi)快速提高版圖知識(shí)及實(shí)戰(zhàn)能力，具備實(shí)踐項(xiàng)目能力——
（1）如何進(jìn)行版圖的驗(yàn)證（DRC/LVS）；
（2）Latch up和ESD原理及版圖設(shè)計(jì)。
同時(shí)，在加強(qiáng)實(shí)踐項(xiàng)目能力的基礎(chǔ)上，鞏固加強(qiáng)基礎(chǔ)知識(shí)——
（1）UNIX操作系統(tǒng)的使用、Virtuoso layout工具使用等知識(shí)；
（2）數(shù)字標(biāo)準(zhǔn)單元（如反相器、與非門、D觸發(fā)器等）的版圖設(shè)計(jì)
（3）模擬電路（如偏置電路和差分放大電路等）的版圖設(shè)計(jì)； |
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| 入學(xué)要求 |
| 有數(shù)字電路設(shè)計(jì)和硬件描述語(yǔ)言的基礎(chǔ)或自學(xué)過(guò)相關(guān)課程。 |
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班級(jí)規(guī)模及環(huán)境--熱線:4008699035 手機(jī):15921673576/13918613812( 微信同號(hào)) |
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堅(jiān)持小班授課，為保證培訓(xùn)效果，增加互動(dòng)環(huán)節(jié)，每期人數(shù)限3到5人。 |
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上課時(shí)間和地點(diǎn) |
上課地點(diǎn)：【上海】：同濟(jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號(hào)線白銀路站) 【深圳分部】：電影大廈(地鐵一號(hào)線大劇院站)/深圳大學(xué)成教院 【北京分部】：北京中山/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號(hào)（中和大道） 【沈陽(yáng)分部】：沈陽(yáng)理工大學(xué)/六宅臻品 【鄭州分部】：鄭州大學(xué)/錦華大廈 【石家莊分部】：河北科技大學(xué)/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協(xié)同大廈
近開(kāi)課時(shí)間(周末班/連續(xù)班/晚班）：IC設(shè)計(jì)工程師培訓(xùn)班：2025年4月7日........................(歡迎您垂詢，視教育質(zhì)量為生命！) |
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實(shí)驗(yàn)設(shè)備 |
☆資深工程師授課
☆注重質(zhì)量
☆邊講邊練
☆合格學(xué)員免費(fèi)推薦工作
專注高端培訓(xùn)17年，曙海提供的課程得到本行業(yè)的廣泛認(rèn)可，學(xué)員的能力
得到大家的認(rèn)同，受到用人單位的廣泛贊譽(yù)。
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新優(yōu)惠 |
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◆在讀學(xué)生憑學(xué)生證，可優(yōu)惠500元。 |
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質(zhì)量保障 |
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1、培訓(xùn)過(guò)程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽(tīng)；
2、課程完成后,授課老師留給學(xué)員手機(jī)和Email,保障培訓(xùn)效果,免費(fèi)提供半年的技術(shù)支持。
3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。 |
| 集成電路IC設(shè)計(jì)工程師培訓(xùn)班 |
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第一階段 集成電路前端設(shè)計(jì) |
計(jì)算機(jī)操作系統(tǒng)UNIX應(yīng)用；
數(shù)字電路邏輯設(shè)計(jì)；
硬件描述語(yǔ)言HDL和邏輯綜合初步；
集成電路設(shè)計(jì)導(dǎo)論及流程；
半導(dǎo)體器件原理及集成電路概論；
項(xiàng)目設(shè)計(jì)實(shí)踐（C）。 |
CMOS VLSI設(shè)計(jì)原理；
ASIC設(shè)計(jì)導(dǎo)論；
數(shù)字系統(tǒng)設(shè)計(jì)與FPGA現(xiàn)成集成；
可測(cè)性設(shè)計(jì)；
項(xiàng)目設(shè)計(jì)實(shí)踐。 |
RTL驗(yàn)證；
靜態(tài)時(shí)序分析（STA）；
邏輯綜合（Logic Synthesis）；
可測(cè)性設(shè)計(jì)（DFT）；
IP Based設(shè)計(jì)；
軟硬件協(xié)同設(shè)計(jì)仿真；
Matlab系統(tǒng)設(shè)計(jì) |
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第二階段 數(shù)字集成電路后端設(shè)計(jì) |
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半導(dǎo)體器件原理及集成電路概論；
集成電路設(shè)計(jì)導(dǎo)論及流程；
版圖設(shè)計(jì)知識(shí)；
版圖設(shè)計(jì)工具及使用方法；
項(xiàng)目設(shè)計(jì)實(shí)踐（C）。 |
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CMOS集成電路設(shè)計(jì)原理；
ASIC設(shè)計(jì)導(dǎo)論；
IC布局布線設(shè)計(jì)；
版圖驗(yàn)證和提取；
可測(cè)性設(shè)計(jì)；
項(xiàng)目設(shè)計(jì)實(shí)踐。 |
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Top-Down設(shè)計(jì)流程；
Full-Customer設(shè)計(jì)流程；
標(biāo)準(zhǔn)單元庫(kù)設(shè)計(jì)；
單元庫(kù)的各種庫(kù)文件；
各種單元的功能，結(jié)構(gòu)和版圖。 |
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第三階段 實(shí)戰(zhàn)強(qiáng)化 |
1、代碼編寫(xiě)及仿真技巧
系統(tǒng)介紹verilog語(yǔ)法規(guī)范、語(yǔ)言與電路實(shí)現(xiàn)之關(guān)系，以及RTL仿真技術(shù)、RTL代碼編寫(xiě)技巧、控制單元和數(shù)據(jù)通路單元的實(shí)現(xiàn)技巧、基于Verilog語(yǔ)言的測(cè)試編碼技巧，功能驗(yàn)證及Testbench搭建的技巧。
2、綜合技術(shù)
講述綜合基礎(chǔ)、組合電路與時(shí)序電路、基于TCL的綜合流程、綜合策略、設(shè)計(jì)環(huán)境和設(shè)計(jì)約束的制定、綜合優(yōu)化的技巧、實(shí)現(xiàn)優(yōu)化結(jié)果的可綜合代碼編寫(xiě)技術(shù)等。
3、可測(cè)試設(shè)計(jì)技術(shù)
基于Synopsys DFT compiler的DFT技術(shù)，介紹可測(cè)性設(shè)計(jì)技術(shù)、組合電路和時(shí)序電路的測(cè)試方法、基于TCL的DFT設(shè)計(jì)實(shí)現(xiàn)的基本流程。
4、靜態(tài)時(shí)序分析技術(shù)
基于Synopsys PT的靜態(tài)時(shí)序分析技術(shù)，介紹靜態(tài)時(shí)序分析、基于TCL技術(shù)的處理過(guò)程和常用的時(shí)序分析方法。
5、一致性驗(yàn)證技術(shù)介紹
介紹一致性驗(yàn)證技術(shù)，使學(xué)員了解基于Synopsys Formality 的一致性驗(yàn)證方法。9、實(shí)際電流鏡設(shè)計(jì)
6、基準(zhǔn)源設(shè)計(jì)與hspice使用技巧
7、運(yùn)放設(shè)計(jì)與hspice使用技巧，二級(jí)運(yùn)放，RC二級(jí)運(yùn)放
8、比較器、振蕩器設(shè)計(jì)
9、電源系統(tǒng)設(shè)計(jì)（LDO）原理、結(jié)構(gòu)、設(shè)計(jì)
10、Virtuoso LE使用與drc, lvs、版圖設(shè)計(jì)實(shí)例
11、電源系統(tǒng)設(shè)計(jì)（DC-DC）
6、Cache控制器專題項(xiàng)目
項(xiàng)目實(shí)踐：
本課程專題實(shí)驗(yàn)是構(gòu)造一個(gè)8位CPU（8051）的外部Cache控制器，用于實(shí)現(xiàn)CPU通過(guò)LPC協(xié)議(Intel的一種主板總線協(xié)議)訪問(wèn)外部LPC FW Hub(Burst訪問(wèn))的執(zhí)行程序。本項(xiàng)目包括CPU core接口模塊,控制狀態(tài)寄存器模塊,two-way組相聯(lián)的cache控制模塊,SRAM控制模塊,LPC 接口模塊。學(xué)員可以從中學(xué)習(xí)如何從IP,標(biāo)準(zhǔn)接口spec和Cache算法入手，進(jìn)行項(xiàng)目的Architecture設(shè)計(jì)，完成模塊劃分，設(shè)計(jì)spec和RTL代碼，建立仿真計(jì)劃和仿真環(huán)境，完成整個(gè)項(xiàng)目的功能仿真到綜合、STA，以及一致性驗(yàn)證,實(shí)現(xiàn)一個(gè)較完整的SOC設(shè)計(jì)流程。設(shè)計(jì)規(guī)模在萬(wàn)門級(jí)。在0.25um工藝庫(kù)下，頻率不小于100MHz。
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