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曙海--工程師的項目導師。

曙海講師體系和課程體系歷經多年升級，形成了以項目實戰經驗豐富的工程師為基礎，產學研相結合的體系，曙海的學員大部分來自外資企業、上市公司的，研究所的工程師或高校老師，很多學員都參加工作很多年了，這對曙海的講師形成很高的要求，曙海的講師隊伍名校博士、碩士學歷的工程師占絕大多數，他們大部分為上海貝爾，TI德州儀器，華為，中科院，中興，Xilinx,Intel英特爾,NI公司，Cadence公司,Synopsys，IBM，Altera，Oracle，synopsys，微軟，飛思卡爾等大型公司高級工程師，項目經理，技術支持專家，他們有著深厚的專業技能和技術素養，豐富的項目實戰經驗，基本上都有十多年實際項目經驗，開發過多個大型項目。

針對客戶實際需求，案例教學，邊講邊練，互動式授課，曙海的專家講師以專業、敬業的精神，傾囊相授，不辜負每個學員的托付和期望。

良心教育--用良心做培訓，以技術贏得客戶尊重！

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曙海--IT高端培訓的良心技術服務機構，一站式軟硬件技術服務平臺。

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以項目實戰為導向，以實戰演練貫穿始終，練習！練習！直到把技術練習到血液中！

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　　　Allegro FPGA System Planner培訓

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堅持小班授課，為保證培訓效果，增加互動環節，每期人數限3到5人。

上課時間和地點

上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院【北京分部】：北京中山/福鑫大樓【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路）【成都分部】：領館區1號（中和大道）【沈陽分部】：沈陽理工大學/六宅臻品【鄭州分部】：鄭州大學/錦華大廈【石家莊分部】：河北科技大學/瑞景大廈【廣州分部】：廣糧大廈【西安分部】：協同大廈
近開課時間(周末班/連續班/晚班）：Allegro FPGA System Planner培訓：2025年4月7日........................(歡迎您垂詢，視教育質量為生命！)

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新優惠

◆在讀學生憑學生證，可優惠500元。

質量保障

        1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
        2、課程完成后,授課老師留給學員手機和Email,保障培訓效果,免費提供半年的技術支持。
        3、培訓合格學員可享受免費推薦就業機會。

　　Allegro FPGA System Planner培訓

培訓方式以講課和實驗穿插進行。

課程描述：

Category:?Front End

Course Description

In the Allegro? FPGA System Planner (FSP) course, you learn to define your FPGA system and synthesize the connections in your design. You generate a schematic and PCB Editor database, so the FPGA I/O assignments can be optimized in the board environment.

Learning Objectives

After completing this course, you will be able to:

Identify how data flows from the FPGA System Planner (FSP) to the schematic and PCB
Create a design in FSP
Define the protocols and interfaces in an FSP design
Synthesize the connections in FSP protocols and interfaces
Add terminations and external ports in an FSP design
Generate an Allegro Design Entry HDL schematic from your FSP design
Export your FSP placement to the PCB Editor
Back annotate pin swaps and design changes from the schematic and PCB Editor to FSP

Software Used in This Course

Allegro FPGA System Planner
Allegro Design Entry HDL

Software Release(s)

SPB 16.5

Course Agenda

Note that this course can be tailored to better meet your needs?–?contact the Cadence training staff?for specifics.

Day 1

FPGA System Creation
FPGA System Synthesis
FPGA System Completion

Day 2

Integration with Design Entry HDL and PCB Editor
Postlayout Optimization
Importing FPGA Constraint Files and Virtual Interfaces
FSP Models

Audience

Design Engineers
FPGA Designers
PCB Designers

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